`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2019/11/07 21:04:27
// Design Name: 
// Module Name: add_1bit_TOP
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module Add_1bit_TOP(
    input wire AA,
    input wire BB,
    input wire CCI,
    output wire YY,
    output wire CCO
    );
    
    Add_1bit add_1bit(
        .A(AA),
        .B(BB),
        .CI(CCI),
        .Y(YY),
        .CO(CCO)
    );
endmodule
